STA

static timing analysis
ICの設計工程で行なわれる静的なタイミング解析のこと。外部からのテストパターンを必要とせず、想定しうる全ての信号伝達経路の遅延を足し合わせることによって、遅延時間が最大となる径路（クリティカルパス）や最小となる径路などを分析できる。これらがタイミング仕様を満足しているかどうかで設計を検証する。