形式検証

formal verification
ICの機能設計と論理設計の工程で行なわれる静的（スタティック）な回路検証のこと。外部からのテストパターンを必要とせず、回路記述情報を使って検証する手法。形式検証は、プロパティ検証と論理等価性検証とに分けられる。