設計検証

design verification
ICの各設計工程における設計の誤り、漏れの検出および設計完成度の確認作業を指す。検証ツールとして、仕様レベルや機能レベルには「機能レベルシミュレータ」、論理レベルには「論理シミュレータ」、トランジスタ回路レベルでは「回路シミュレータ」、マスクレイアウトレベルでは「DRC」「LVS」などがあり、各設計工程に応じた確認が可能である。とくにHDLを用いたトップダウン設計手法では、機能設計段階での設計検証（HDLシミュレーション）によって、設計の早期段階で高い設計品質と短い設計期間を確保することができる。